昨天在讨论verilog代码的时候，小伙伴提出他们老师要求写FSM必须用三段式，我表示以前都是一段式写到底也没觉得没什么不妥，后来专门看了网上的资料，发现确实很有讲究，看来自己对verilog的基本概念还很不清晰啊。

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转载自：http://blog.csdn.net/code_robot/article/details/6997046

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［以下内容主要转载自：http://keendawn.blog.163.com/blog/static/888807432011824113626238/ 本人当初的感觉与该文作者一样，只知道一段式自动机，也不知道还有2，3段式自动机，最近在一个项目时，用Modelsim仿真时总是有毛刺，后来向人请教才知道是控制流的自动机没设计好，后来用了3段式自动机就解决问题了！］

对于自认很有软件编程经验的我,初识状态机,觉得没什么大不了的,实现起来没什么难度,

初学FPGA时学的是verilog, 看夏宇闻的书上状态机的例子使用的一段式,当然他没有说明这种写法是一段式,当时觉得挺简单明了.

后来用VHDL,看的一本E文的书上, 状态机的例子是典型的二段式(作者也没说明这是两段式),当时还觉得这种写法挺麻烦的,没有一段式的看起来舒服, 当时还没有切身的体会两种的区别以及一段式的劣处.

后来在一段式状态机上吃了亏,才想到去重新思考和认识状态机,才知道了一段式 二段式 三段式的概念.

关于详细地概念,我就不复述了,看两篇网上转载的文章就可以了:

Verilog三段式状态机描述（转载）

时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。

状态机采用VerilogHDL语言编码，建议分为三个always段完成。

三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。

三段式描述方法虽然代码结构复杂了一些，但是换来的优势是：使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CPLD等可编程逻辑器件上的综合与布局布线效果更佳。

示列如下：

//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器

always @ (posedge clk or negedge rst_n)    //异步复位

 if(!rst_n)

   current_state <= IDLE;

 else

   current_state <= next_state;   //注意，使用的是非阻塞赋值

//第二个进程，组合逻辑always模块，描述状态转移条件判断

always @ (current_state)        //电平触发

  begin

    next_state = x;  //要初始化，使得系统复位后能进入正确的状态

    case(current_state)

    S1: if(…)

       next_state = S2;           //阻塞赋值

    …

    endcase

end

//第三个进程，同步时序always模块，格式化描述次态寄存器输出

always @ (posedge clk or negedge rst_n)

…//初始化

 case(next_state)

S1:

   out1 <= 1’b1;                //注意是非阻塞逻辑

S2:

   out2 <= 1’b1;

default:…      //default的作用是免除综合工具综合出锁存器

endcase

end

三段式并不是一定要写为3个always块，如果状态机更复杂，就不止3段了。如[From: http://hi.baidu.com/gilbertjuly/item/be6276f22fd732b731c1990a] 中附的一个比较好的状态机范例：

01 module FSM(clk,rst,in,out);

02 input clk,rst;

03 input [7:0] in;

04 output [7:0] out;

05 

06 parameter [1:0] //synopsys enum code

07 START = 2’d0,

08 SA = 1,

09 SB = 2,

10 SC = 3;

11 

12 reg [1:0] CS,NS;

13 reg [7:0] tmp_out,out;

14 

15 // state transfer

16 always @ (posedge clk or negedge rst)

17 begin

18 if (!rst) CS <= #1 START;

19 else      CS <= #1 NS;

20 end

21 

22 // state transfer discipline

23 always @ (in or CS)

24 begin

25     NS = START;

26     case (CS)

27        START: case (in[7:6])

28                        2’b11: NS = SA;

29                        2’b00: NS = SC;

30                        default: NS = START;

31                        endcase

32        SA: if(in == 8’h3c) NS = SB;

33        SB: begin

34                 if (in == 8’h88) NS = SC;

35                 else             NS = START;

36                 end

37        SC: case(1’b1) //synopsys parallel_case full_case

38                 (in == 8’d0): NS = SA;

39                 (8’d0 < in && in < 8’d38): NS = START;

40                 (in > 8’d37): NS = SB;

41                   endcase

42        endcase

43 end

44 

45 // temp out

46 always @ (CS)

47 begin

48     tmp_out = 8’bX;

49     case (CS)

50        START: tmp_out = 8’h00;

51        SA:   tmp_out = 8’h08;

52        SB:   tmp_out = 8’h18;

53        SC:   tmp_out = 8’h28;

54     endcase

55 end

56 

57 // reg out

58 always @ (posedge clk or negedge rst)

59 begin

60     if (!rst) out <= #1 8’b0;

61     else     out <= #1 tmp_out;

62 end

63 

64 endmodule

两段式有限状态机与三段式有限状态机的区别

FSM将时序部分（状态转移部分）和组合部分（判断状态转移条件和产生输出）分开，写为两个always语句，即为两段式有限状态机。

　　将组合部分中的判断状态转移条件和产生输入再分开写，则为三段式有限状态机。

　　区别：

　　二段式在组合逻辑特别复杂时适用，但要注意需在后面加一个触发器以消除组合逻辑对输出产生的毛刺。三段式没有这个问题，由于第三个always会生成触发器。

　　设计时注意方面：

　　1.编码原则，binary和gray-code适用于触发器资源较少，组合电路资源丰富的情况（CPLD），对于FPGA，适用one-hot code。这样不但充分利用FPGA丰富的触发器资源，还因为只需比较一个bit，速度快，组合电路简单。

　　2.FSM初始化问题：

　　GSR(Gobal Set/Reset)只是在加电时清零所有的reg和片内ram，并不保证FSM能进入初始化状态，要利用GSR，方案是适用one-hot code with zero idle，即初始状态编码为全零。已可以适用异步复位rst

　　3.FSM输出可以适用task

　　4FSM中的case最好加上default，默认态可以设为初始态

　　5.尤其注意：

　　第二段的always(组合部分，赋值用=)里面判断条件一定要包含所有情况！可以用else保证包含完全。

　　6第二段always中，组合逻辑电平要维持超过一个clock，仿真时注意。

Original address: http://blog.csdn.net/BuilderChen/article/details/1614963

关于VHDL状态机：不听老人言，吃亏在眼前。

以前看了不少关于如何写VDHL状态机的文章，都是提倡使用二段式或三段式的写法，都建议避免使用一段式的写法，但看了之后，都没什么体会。象我们写软件出身的，心理上总喜欢一段式的写法，觉得思路比较连贯，而且可以写在一个process里，“内聚性”比较高。软件工程师是最讨厌多个函数共用全局变量的了。

        但对于硬件开发，就不一样了。因为VHDL还是无法完全屏蔽掉硬件的物理特性，不好的布局，会使得写的逻辑错误执行。最近写的一个状态机，就遇到了这个麻烦。因为喜好的缘故，加上状态机里面有计数器，用组合逻辑写比较麻烦，于是我用了一段式的写法。结果实际运行的时候，发现状态机经常无故锁死，用逻辑分析仪看，发现陷入了非法的状态，而且when others语句也无法使状态机回到IDLE状态。开始怀疑逻辑上有错误，折腾几天后，把状态切换部分独立出来放在一个同步process里，问题解决了。虽然偶尔还会发现落入非法状态，但状态机会自动恢复到初始状态，不会锁死了，而程序逻辑没有做如何修改。看来以后还是得规规矩矩用二段或三段式的写法了。为了便于记忆，把二段、三段式的特点终结成几句话：

        二段式：状态切换用时序逻辑，次态输出和信号输出用组合逻辑。

        三段式：状态切换用时序逻辑，次态输出用组合逻辑，信号输出用时序逻辑。信号输出的process中，case语句用next state做条件，可以解决比组合逻辑输出慢一拍的问题。

有时候判断次态需要用到计数器怎么办呢（计数器是时序电路，用组合逻辑是实现不了的）？方法是独立实现一个计数器，而在组合逻辑里用使能信号（或清除、置位等）来控制它。

这最后一篇文章已经把一段式二段式三段式  这3种写法概括的很透彻了,并且给出了克服3段式输出延时缺点的方法,以及需要用到计数器时的方法,总结得相当好!